用VHDL設(shè)計(jì)實(shí)現(xiàn)的有線頂盒信源發(fā)生方案

    系統(tǒng)啟動后，主機(jī)向I/O口發(fā)出地址信號。AEN為低電平時(shí)，系統(tǒng)進(jìn)行地址譯碼。譯碼成功后，產(chǎn)生一使能信號ENABLE打開數(shù)據(jù)暫存單元。數(shù)據(jù)到來后，數(shù)據(jù)暫存單元將總線上的16位并行數(shù)據(jù)鎖存在暫存器中，同時(shí)產(chǎn)生一允許信號PERMIT，允許進(jìn)行數(shù)據(jù)格式轉(zhuǎn)換。接下來系統(tǒng)根據(jù)當(dāng)前所處的狀態(tài)進(jìn)行選擇輸出，完成格式的轉(zhuǎn)換，并產(chǎn)生相應(yīng)的輸出數(shù)據(jù)使能信號DEN和輸出數(shù)據(jù)時(shí)鐘信號DCLK。整個(gè)過程結(jié)束后，將各信號復(fù)位，開始新的轉(zhuǎn)換周期。因此，整個(gè)系統(tǒng)應(yīng)包括五個(gè)邏輯部分：地址譯碼、數(shù)據(jù)暫存、狀態(tài)控制、復(fù)位控制、轉(zhuǎn)換輸出。

    3.1系統(tǒng)的整體框圖

    系統(tǒng)的整體框圖如圖2所示。

圖2

  3.2系統(tǒng)的工作時(shí)序

    轉(zhuǎn)換過程的時(shí)序如圖3所示。 

圖3